〖授课方式〗北京程序设计培训周末班

〖课程名称〗FPGA性能设计培训

〖发布单位〗北京中科信软技术培训 → 进入主页

〖原　　价〗面议　　　　〖优 惠 价〗面议

〖发布者IP〗111.196.67.200

〖开课形式〗随到随学

〖更新日期〗2016年05月23日

〖主办地区〗北京 [招生培训]

〖开课地点〗北京市海淀区中关村恒兴大厦

〖百度搜索〗

课程对象

对 FPGA 设计优化感兴趣、具备 HDL 中级知识和拥有 Xilinx ISE® 软件工具使用经验的 FPGA 设计者。

课程概要

1

• 回顾 FPGA 设计基础
• 利用 FPGA 资源进行设计
• 内核生成器（CORE Generator）软件系统
• 基本 FPGA 时钟资源
• Virtex-6 和 Spartan-6 FPGA 时钟资源
• 实验1：利用 FPGA 资源进行设计
• FPGA 设计技术
• 综合技术
• 实验2：综合技术

2

• 实现时序收敛
• 实验3：回顾全局时序约束
• 特定通路时序约束，第1部分
• 特定通路时序约束，第2部分
• 实验4：实现时序收敛
• 高级实现选项
• 实验5：性能设计
• 实验6：FPGA Editor 演示（可选）
• ChipScope Pro 软件（可选）
• 实验7：ChipScope Pro 软件（可选）